简介
本书以Xilinx公司(目前已被AMD公司收购)的7系列FPGA、UltraScale/UltraScale+ FPGA和Versal ACAP内部架构为基础,介绍与之匹配的RTL代码的风格(采用VHDL语言)和基于Vivado的设计分析方法。全书共10章,包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法,也包含扇出和布线拥塞的优化方法。本书可供电子工程领域的本科生和研究生学习参考,也可供FPGA工程师和自学者参考使用。
本书以Xilinx公司(目前已被AMD公司收购)的7系列FPGA、UltraScale/UltraScale+ FPGA和Versal ACAP内部架构为基础,介绍与之匹配的RTL代码的风格(采用VHDL语言)和基于Vivado的设计分析方法。全书共10章,包括时钟网络、组合逻辑、触发器、移位寄存器、存储器、乘加运算单元和状态机的代码风格和优化方法,也包含扇出和布线拥塞的优化方法。本书可供电子工程领域的本科生和研究生学习参考,也可供FPGA工程师和自学者参考使用。